laporan akhir 1 modul 3
Rangkaian ini menggunakan 4 flip-flop JK berupa IC 74LS112, di mana output dari setiap flip-flop dihubungkan ke LogicProbe dan diparalelkan dengan IC 74LS447. Clock pada flip-flop ini berada dalam kondisi aktif rendah. Ketika input JK dihubungkan langsung ke power supply, maka JK akan menerima input bernilai 1, menyebabkan kondisi toggle. Karena input bernilai 1, output Q akan bernilai 0, yang kemudian menjadi input clock untuk JK2. Karena tidak ada perubahan pada output Q1, maka JK2 tidak aktif, sehingga outputnya tetap sama dengan inputnya. Hal yang sama berlaku untuk JK3 dan JK4 yang tetap tidak aktif.
Pada kondisi selanjutnya, ketika clock dasar mengalami penurunan (fall time), JK1 akan aktif dan menyebabkan kondisi toggle pada JK. Output Q1 berubah menjadi 1, yang menjadi input clock untuk JK2. Karena JK bersifat aktif rendah, saat menerima input 1, JK2 akan tetap tidak aktif, dan outputnya akan sama dengan inputnya. Proses ini akan berlanjut tanpa batas waktu.
Komentar
Posting Komentar